Design and theoretical comparison of input ESD devices in 180 nm CMOS with focus on low capacitance

Alicja Malgorzata Michalowska-Forsyth; Patrick Schrey; Bernd Deutschmann

doi:10.1007/s00502-017-0569-0

Design and theoretical comparison of input ESD devices in 180 nm CMOS with focus on low capacitance

Titel in Übersetzung: Design und theoretischer Vergleich von ESD-Schutzstrukturen in 180 nm CMOS mit Schwerpunkt auf geringen Eingangskapazitäten

Alicja Malgorzata Michalowska-Forsyth, Patrick Schrey, Bernd Deutschmann

Institut für Elektronik (4390)

Publikation: Beitrag in einer Fachzeitschrift › Artikel › Begutachtung

Abstract

Mit den Fortschritten des letzten Jahrzehnts in Sensor- und IC-Package-Technologien gibt es vermehrt Anwendungen, bei denen die Eingangskapazität und der Leckstrom des integrierten Schaltkreises (ICs) die Auslesegenauigkeit von Sensorsystemen begrenzen. Eine entsprechende Optimierung der Schutzstrukturen gegen elektrostatische Entladungen (ESD) an den Eingängen der ICs könnte die Performance verbessern. Eine solche Optimierung sollte insbesondere eine Verringerung der parasitären Kapazität und des Leckstroms beinhalten, während die ESD-Robustheit beibehalten wird. Mehrere ESD-Schutzstrukturen wurden auf ihre Eingangskapazität, ihren Leckstrom und die Robustheit gegen ESD analysiert. Die erste Schutzstruktur, die untersucht wurde, war eine Diode, die als einfachstes Schutzelement gilt. Des Weiteren wurden drei auf MOS-Transistoren basierende Schutzstrukturen, nämlich gate-grounded NMOS (GGNMOS), gate-coupled NMOS (GCNMOS) sowie substrate pump NMOS (SPNMOS) analysiert. Alle Schutzstrukturen basieren auf einem 180-nm-CMOS-Prozess. Die theoretischen Analysen der mit Cadence® simulierten Kapazitäten sowie die durch das Layout extrahierten Parasiten werden in Kombination mit TCAD Sentaurus®-Simulationen von Stromdichte und Temperatur für ausgewählte ESD-Schutzstrukturen vorgestellt.

Titel in Übersetzung	Design und theoretischer Vergleich von ESD-Schutzstrukturen in 180 nm CMOS mit Schwerpunkt auf geringen Eingangskapazitäten
Originalsprache	englisch
Seiten (von - bis)	69–75
Fachzeitschrift	Elektrotechnik und Informationstechnik
Jahrgang	135
DOIs	https://doi.org/10.1007/s00502-017-0569-0
Publikationsstatus	Veröffentlicht - 2018

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Information, Communication & Computing

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10.1007/s00502-017-0569-0Lizenz: CC BY-NC-ND 4.0

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TY - JOUR

T1 - Design and theoretical comparison of input ESD devices in 180 nm CMOS with focus on low capacitance

AU - Michalowska-Forsyth, Alicja Malgorzata

AU - Schrey, Patrick

AU - Deutschmann, Bernd

PY - 2018

Y1 - 2018

N2 - With the last decade’s advances in sensor technologies and packaging techniques, there are several applications where the input capacitance and the leakage current of the integrated circuit (IC) front-end limit the readout accuracy of sensor systems. In particular, optimization of the electrostatic discharge (ESD) protection devices at the IC input could improve performance. Specifically such optimization should involve reduction of parasitic capacitance and leakage current while maintaining the ESD robustness. Several ESD devices have been analyzed against input capacitance, leakage current and robust ESD performance. The first device of interest is a diode, as the simplest solution and then there are three MOS transistor based devices, gate grounded NMOS (GGNMOS), gate coupled NMOS (GCNMOS), and substrate pump NMOS (SPNMOS). The target fabrication process is 180 nm CMOS. Theoretical analysis of capacitance simulated with Cadence® in 180 nm CMOS design kit including layout extracted parasitics in combination with TCAD Sentaurus® simulations of current density and temperature is presented for selected ESD devices.

AB - With the last decade’s advances in sensor technologies and packaging techniques, there are several applications where the input capacitance and the leakage current of the integrated circuit (IC) front-end limit the readout accuracy of sensor systems. In particular, optimization of the electrostatic discharge (ESD) protection devices at the IC input could improve performance. Specifically such optimization should involve reduction of parasitic capacitance and leakage current while maintaining the ESD robustness. Several ESD devices have been analyzed against input capacitance, leakage current and robust ESD performance. The first device of interest is a diode, as the simplest solution and then there are three MOS transistor based devices, gate grounded NMOS (GGNMOS), gate coupled NMOS (GCNMOS), and substrate pump NMOS (SPNMOS). The target fabrication process is 180 nm CMOS. Theoretical analysis of capacitance simulated with Cadence® in 180 nm CMOS design kit including layout extracted parasitics in combination with TCAD Sentaurus® simulations of current density and temperature is presented for selected ESD devices.

UR - http://www.scopus.com/inward/record.url?eid=2-s2.0-85040326970&partnerID=MN8TOARS

U2 - 10.1007/s00502-017-0569-0

DO - 10.1007/s00502-017-0569-0

M3 - Article

SN - 0932-383X

VL - 135

SP - 69

EP - 75

JO - Elektrotechnik und Informationstechnik

JF - Elektrotechnik und Informationstechnik

ER -

Design and theoretical comparison of input ESD devices in 180 nm CMOS with focus on low capacitance

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